台积电的3D Fabric优秀封装服务平台由Chip Stacking和Advanced Packaging两部份构成，前面一种便是正所谓的前芯片层叠技术，由CoW和WoW构成SoIC技术服务平台，也就是系统软件融合芯片技术，将好几个小芯片Chiplet融合在一个总面积更小与轮廊更薄的系统软件单芯片，如同一全部单晶硅片一样，典型性特性是沒有使用后面封装中使用到的突点技术。后面一种是传统上的后道封装技术，由InFO和CoWoS两大关键技术构成：

资料来源于：台积电3D Fabric技术服务平台，公司网站梳理，阿尔法经济研究

台积电力荐的SoIC 2035年或完成μm内互联

台积电在2018年4月的第24届本年度技术讨论会上初次对外部发布了SoIC多芯片层叠技术。SoIC技术给予CoW和WoW二种引线键合方法，前面一种是将芯片根据Chip on Wafer的方法联接至单晶硅片，可产生极高相对密度竖直层叠，具备性能卓越、功耗低和最少RLC等特性；后面一种是根据圆晶层叠加工工艺完成对映异构和同质性3D硅集成化，密切的引线键合间隔和薄TSV可达到最少内寄生效用，进而获取更快的特性、更功耗低、更小延迟时间和更小规格，适用高良率连接点和同样芯片规格的使用或设计方案，乃至适用3D集成化：

资料来源于：台积电CoW和WoW技术，公司网站梳理，阿尔法经济研究

台积电的SoIC集成化的芯片在操作系统特性上好于初始的SoC，还可给予集成化别的作用的协调能力。台积电强调，SoIC将可达到云、互联网和边沿运用中持续上升的测算、网络带宽和延迟时间规定，CoW和WoW也为混和和配对不一样芯片作用、规格和技术连接点给予优异的设计方案协调能力：

资料来源于：台积电SoIC技术特性优点，公布资料梳理，阿尔法经济研究

根据SoIC的3D芯片层叠技术是台积电优秀封装技术关键之一，企业在CoW层面已经开发设计N7-on-N7和N5-on-N5等技术，TSV的距离也将从9μm缩减到4.5微米。WoW层面开发设计的技术是Logic-on-Deep Trench Capacitor。产品研发进展上预估将于2022年发布根据N5加工工艺的SoIC封装技术：

资料来源于：台积电3D SoIC技术项目进度，公布资料梳理，阿尔法经济研究

在2021年8月22日举办的本年度Hot Chips交流会上，台积电Pathfinding for System Integration副总余华联回望了SoIC、InFO和CoWoS等台积电优秀封装技术，并发布了CoWoS封装技术路线地图和SoIC芯片互联技术路线地图，预估将在2035年前或完成μm内SoIC互联，在1微米内台积电的CoW能够立即集成化成SoIC bonding加工工艺和SoC后面互联：

资料来源于：SoIC芯片互联技术路线地图及Sub-μmCoW互联特性，公布资料梳理，阿尔法经济研究

SoIC互联技术缺陷是层叠设计方案需要与别的芯片一同设计方案而且在最初芯片方案设计就必须明确出来，而像intelEMIB该类微突互联只必须中后期把芯片连在一起，因而SoIC技术不好之处取决于层叠设计方案务必彼此之间协同管理。SoIC的热电偶对比微突联接减少了35%，因而尽管技术上相对而言更加繁杂，但在传热系数上面有较大的优点，再添加较高的集成化相对密度，这也是台积电力荐的缘故：

资料来源于：台积电SoIC与3D IC和微突点特性较为，公司网站梳理，阿尔法经济研究

在Hot Chips交流会上余华联提及，根据层叠2D模块或3D层，SoIC除开能完成大量的运行内存和作用，还能够借助拆换热页面原材料的形式让芯片封装传热系数持续减少，3D层叠中累积发热量的能源短板（Thermal Wall）也得到更切实解决。

多种新计划方案消除InFO技术短板

台积电后道两大封装技术InFO和CoWoS中，InFO即集成化扇出圆晶级封装技术，是一个具备密度高的RDL和TIV特点、可完成密度高的互联的2.5D集成化技术，最开始于2012年明确提出，2016年iPhone发布的A10选用InFO技术，iPhone也变成台积电InFO第一个顾客。

InFO封装技术容许芯片在SoC的规范平面图以外扇出附加的联接提升IO插口，这代表尽管芯片逻辑性地区能够不大，但芯片要比时序逻辑电路更高以容下全部必要的脚位輸出联接。

资料来源于：InFO与FLWLP、FOWLP区别比照，公布资料梳理，阿尔法经济研究

台积电对于不一样应用领域发布了InFO-PoP、InFO-oS和InFO-AiP等差异版本号。InFO-PoP也就是InFO-R，是业内第一个3D圆晶级扇出封装技术，具备密度高的RDL和TIV，可将挪动AP和DRAM封装层叠集成化到移动智能终端中，在手机SoC中得到运用。与FC-PoP对比，InFO-PoP因为沒有选用基材和C4突点，因而具备更薄的外观和更快的电器设备特性及热特性。2018年台积电发布InFO-oS，该技术用以并列封装2个芯片，芯片与芯片中间的互联为2μm，芯片中间空隙低于70μm：

资料来源于：台积电InFO-PoP与oS构造比照，公布资料梳理，阿尔法经济研究

InFO-oS即InFO-L于2018年批量生产，关键朝向大数据处理HPC。InFO-oS容许在芯片和微突点中间加上RDL，便于将好几个芯片封装在一起，提升更密度高的来节约芯片总面积。此外台积电还根据在InFO-oS上添加LSI将芯片图形界限和间隔进一步变小，也就是所说的InFO-LSI技术：

资料来源于：台积电InFO-L/LSI技术，公布资料梳理，阿尔法经济研究

除此之外企业还已经产品研发InFO-I技术，其优点是应用部分的硅互联将好几个InFO芯片联接在一起。现阶段此项技术仍在开发中。

但是由于InFO-oS中采用了基材，伴随着快速计算要求，基材总面积与RDL叠加层数会持续提升，但基材的绳生产量率与耗电量慢慢变成产业转型升级的短板。因此台积电明确提出了InFO-SoIS计划方案，在这其中根据融合超大型规格InFO和一整块的基材来给予高良率和可靠性高及其性能卓越和效率高：

资料来源于：台积电InFO-SoIS技术特性，公布资料梳理，阿尔法经济研究

除此之外余华联在Hot Chips大会上还提及另一种技术线路InFO-SoW，这也是业内第一个全圆晶异质性集成化技术，规格比较紧密，网络带宽相对密度为FC MCM的2倍，PDN特性阻抗为FC MCM的3%，热处理工艺上是因为其具备可拓展的POC热处理工艺计划方案，功率仅为1.2W每平方电线，因而在网络带宽相对密度、特性阻抗等领域具备相对明显的优点：

资料来源于：台积电InFO-SoW技术特性，公布资料梳理，阿尔法经济研究

台积电对于5G毫米波通信信息系统集成专业研发了InFO-AiP无线天线封装技术，根据在RDL中完成扩展槽藕合贴片式及其橡塑制品化学物质自身中的内嵌式RF芯片来减少芯片和无线天线中间因互联或链接造成的比较严重传送耗损。与FC AiP对比，InFO-AiP技术特性提升15%，传热系数和壁厚各自减少15%和30%：

资料来源于：台积电InFO-AiP封装技术特性，EETOP，阿尔法经济研究

台积电靠引以为豪的CoWoS要界定未来经济发展前景

CoWoS是台积电发布的一种2.5D封装技术，先将芯片根据CoW封装在单晶硅片上，随后再将CoW芯片与基材联接，融合成CoWoS。CoWoS能够把多个芯片封装在一起，根据Interposer互联，做到封装体型小、功能损耗低和脚位少的实际效果，关键用以HBM。

从2012年台积电初次公布此项技术至今，企业会与顾客对此项技术开展数次加强，Interposer较大总面积从约1070平方电线拓展到约1700平方电线，更大规模的Interposer能够封装下大量的HBM摸组，进而带来更好的内存带宽。全新的CoWoS能够将6枚HBM封装在一起，较大容积做到96GB，网络带宽可达到2.7TB/s，比2016年提升了2.7倍：

资料来源于：台积电CoWoS技术构造，公布资料梳理，阿尔法经济研究

台积电的CoWoS现阶段有CoWoS-S、CoWoS-R和CoWoS-L三个线路，在其中CoWoS-S中的S意味着硅中介公司层Interposer，现阶段己经升级到第四代，Interposer总面积做到1700平方电线。第五代CoWoS-S的Interposer总面积做到2400平方电线，因为使用新的热页面原材料和TSV技术，在传热和互联特性上均有一定的提高，可用以chiplet、SoIC和第三代HBM3的融合。

依据台积电CoWoS路线地图，企业将于在今年晚些时候公布第五代CoWoS-S技术，对比第三代晶体三极管总数提升20倍，Interposer总面积提高3倍，可封装八个128GB的HBM2运行内存和2颗大中型SoC核心，将进一步推动性能卓越电子计算机HPC的发展趋势：

资料来源于：CoWoS-S技术，公布资料梳理，阿尔法经济研究

CoWoS-S是以HBM ASIC的组成完成，因而台积电正为此为规范构架执行一个称之为CoWoS-S STAR的技术线路，将使用户能在对于2/4/6HBM局部变量的特殊设计协议内工作中，降到最低中介公司层的规格，还能够加速商品上市时间和提升合格率。

CoWoS-L是另一种变异技术，应用了部分硅互联和RDL，此项技术与intel的EMIB技术相近，可将2个硅芯片宽带连接在一起。但是对比早就批量生产的EMIB，台积电的CoWoS-L还处在预验证环节。CoWoS-L用以异质性集成化，能够运用InFO和CoWoS集成化硅桥、被动元件等，根据RDL提升芯片特性：

资料来源于：CoWoS-L技术及特性，公布资料梳理，阿尔法经济研究

余华联强调，芯片间內部联接相对密度的不断提升能不能适用chiplet集成化与对映异构融合技术的不断发展，因此台积电明确提出了新的3D ID路线地图，建议3DID每2年提升二倍，以达到作用和功能损耗的目地，这也被视作颠覆性创新的2.0版本号，尝试合理推动行业的产品研发：

资料来源于：台积电3DID技术路线地图，公布资料梳理，阿尔法经济研究

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